کامپیوتر و ریاضی با علی رضا نقش

اصول عملیات [ ویرایش ]

اصول عملکرد برای خواندن ساده 44 آرایه DRAM

ساختار اصلی یک آرایه سلولی DRAM

DRAM معمولاً در یک آرایه مستطیل شکل از سلول های ذخیره شارژ که از یک خازن و ترانزیستور در هر بیت داده تشکیل شده است مرتب می شود. شکل سمت راست یک مثال ساده با ماتریس سلولی چهار در چهار را نشان می دهد. برخی از ماتریس های DRAM دارای هزاران سلول در ارتفاع و عرض هستند. [26] [27]

خطوط افقی بلندی که هر ردیف را به هم متصل می کنند به عنوان خطوط کلمه شناخته می شوند. هر ستون از سلول ها از دو خط بیت تشکیل شده است که هر کدام به سلول های ذخیره سازی دیگر در ستون متصل هستند (تصویر سمت راست شامل این جزئیات مهم نیست). آنها به طور کلی به عنوان خطوط بیت "+" و "−" شناخته می شوند.

تقویت کننده حس اساساً یک جفت مبدل متقاطع بین خطوط بیت است. اولین اینورتر با ورودی از خط بیت + و خروجی به خط بیت - متصل می شود. ورودی اینورتر دوم از خط بیت − با خروجی به خط بیت + است. این منجر به بازخورد مثبت می شود که پس از اینکه یک خط بیت به طور کامل در بالاترین ولتاژ خود قرار گرفت و خط بیت دیگر در کمترین ولتاژ ممکن قرار گرفت، تثبیت می شود.

عملیات خواندن یک بیت داده از یک سلول ذخیره سازی DRAM [ ویرایش ]

1. تقویت کننده های حس قطع شده اند. [28]
2. خطوط بیت به ولتاژهای دقیقاً مساوی از قبل شارژ می شوند که بین سطوح منطقی بالا و پایین قرار دارند (مثلاً 0.5 ولت اگر دو سطح 0 و 1 ولت باشند). خطوط بیت از نظر فیزیکی متقارن هستند تا ظرفیت خازن را برابر نگه دارند و بنابراین در این زمان ولتاژ آنها برابر است. [28]
3. مدار پیش شارژ خاموش است. از آنجایی که خطوط بیت نسبتا طولانی هستند، ظرفیت کافی برای حفظ ولتاژ از پیش شارژ شده برای مدت کوتاهی دارند. این یک مثال از منطق پویا است . [28]
4. سپس خط کلمه ردیف مورد نظر به سمت بالا هدایت می شود تا خازن ذخیره سازی سلول به خط بیت آن متصل شود. این باعث می شود ترانزیستور هدایت شود و شارژ را از سلول ذخیره به خط بیت متصل (اگر مقدار ذخیره شده 1 باشد) یا از خط بیت متصل به سلول ذخیره (اگر مقدار ذخیره شده 0 باشد) منتقل می کند. از آنجایی که ظرفیت خط بیت معمولاً بسیار بیشتر از ظرفیت سلول ذخیره‌سازی است، در صورت تخلیه خازن سلول ذخیره‌سازی، ولتاژ روی خط بیت بسیار کمی افزایش می‌یابد و اگر سلول ذخیره‌سازی شارژ شود، ولتاژ بسیار کمی کاهش می‌یابد (به عنوان مثال، 0.54 و 0.45 V در دو مورد). از آنجایی که خط بیت دیگر 0.50 ولت دارد، اختلاف ولتاژ کمی بین دو خط بیت پیچ خورده وجود دارد. [28]
5. تقویت‌کننده‌های حس اکنون به جفت‌های خط بیت متصل هستند. سپس بازخورد مثبت از اینورترهای متقاطع رخ می دهد، در نتیجه اختلاف ولتاژ کوچک بین خطوط بیت زوج و فرد یک ستون خاص تقویت می شود تا زمانی که یک خط بیت کاملاً در کمترین ولتاژ و دیگری در حداکثر ولتاژ بالا قرار گیرد. هنگامی که این اتفاق افتاد، ردیف "باز" ​​است (داده های سلولی مورد نظر در دسترس است). [28]
6. تمام سلول‌های ذخیره‌سازی در ردیف باز به‌طور همزمان حس می‌شوند و خروجی‌های تقویت‌کننده حس بسته می‌شوند. سپس یک آدرس ستون انتخاب می کند که کدام بیت قفل به گذرگاه داده خارجی متصل شود. خواندن ستون‌های مختلف در یک ردیف را می‌توان بدون تأخیر باز کردن ردیف انجام داد ، زیرا برای ردیف باز، همه داده‌ها قبلاً حس شده و قفل شده‌اند. [28]
7. در حالی که خواندن ستون‌ها در یک ردیف باز انجام می‌شود، جریان از خروجی تقویت‌کننده‌های حسی به سمت خطوط بیت برگشته و سلول‌های ذخیره‌سازی را دوباره شارژ می‌کند. این کار با افزایش ولتاژ در سلول ذخیره سازی، در صورتی که در ابتدا شارژ شده بود، یا با تخلیه آن در صورت خالی نگه داشتن آن، شارژ را در سلول ذخیره تقویت می کند. توجه داشته باشید که به دلیل طول خطوط بیت، تأخیر انتشار نسبتاً طولانی برای بازگشت شارژ به خازن سلول وجود دارد. پس از پایان تقویت حس زمان قابل توجهی طول می کشد، و بنابراین با یک یا چند ستون خوانده می شود. [28]
8. پس از خواندن تمام ستون‌ها در ردیف باز فعلی، خط کلمه خاموش می‌شود تا خازن‌های سلول ذخیره‌سازی (ردیف "بسته") از خطوط بیت قطع شود. تقویت کننده حس خاموش می شود و خطوط بیت دوباره از قبل شارژ می شوند. [28]

برای نوشتن در حافظه [ ویرایش ]

نوشتن روی سلول DRAM

برای ذخیره داده‌ها، یک ردیف باز می‌شود و تقویت‌کننده حسی ستون معین به‌طور موقت به حالت ولتاژ بالا یا پایین مورد نظر منتقل می‌شود، در نتیجه باعث می‌شود که خط بیت خازن ذخیره‌سازی سلول را به مقدار دلخواه شارژ یا تخلیه کند. با توجه به پیکربندی بازخورد مثبت تقویت کننده حس، حتی پس از حذف ولتاژ اجباری، یک بیت خط در ولتاژ پایدار نگه می دارد. در طول نوشتن در یک سلول خاص، تمام ستون‌های یک ردیف به طور همزمان حس می‌شوند، درست مانند هنگام خواندن، بنابراین اگرچه شارژ خازن سلول ذخیره‌سازی تنها یک ستون تغییر می‌کند، کل ردیف تازه‌سازی می‌شود (بازنویسی می‌شود)، همانطور که در نشان داده شده است. شکل سمت راست [28]

نرخ تازه سازی [ ویرایش ]

مقاله اصلی: به روز رسانی حافظه

همچنین ببینید: § امنیت

به طور معمول، سازندگان مشخص می کنند که هر ردیف باید هر 64 میلی ثانیه یا کمتر، همانطور که توسط استاندارد JEDEC تعریف شده است، به روز شود.

برخی از سیستم‌ها هر ردیف را در یک دوره‌ای از فعالیت که شامل همه ردیف‌ها در هر 64 میلی‌ثانیه می‌شود، تازه‌سازی می‌کنند. سیستم‌های دیگر هر بار یک ردیف را با فاصله زمانی 64 میلی‌ثانیه به‌روزرسانی می‌کنند. به عنوان مثال، یک سیستم با 2 13 = 8192 ردیف به نرخ نوسازی  پلکانی یک ردیف در هر 7.8 میکرو ثانیه نیاز دارد که 64 میلی ثانیه تقسیم بر 8192 ردیف است. چند سیستم بلادرنگ بخشی از حافظه را در یک زمان تعیین شده توسط یک عملکرد تایمر خارجی که بر عملکرد بقیه یک سیستم حاکم است، تازه می کنند، مانند فاصله خالی عمودی که هر 10 تا 20 میلی ثانیه در تجهیزات ویدئویی رخ می دهد.

آدرس ردیف ردیفی که بعداً به روز می شود توسط منطق خارجی یا شمارنده ای در DRAM حفظ می شود. سیستمی که آدرس ردیف (و فرمان refresh) را ارائه می‌کند، این کار را انجام می‌دهد تا کنترل بیشتری روی زمان به‌روزرسانی و بازخوانی ردیف داشته باشد. این کار برای به حداقل رساندن تداخل با دسترسی‌های حافظه انجام می‌شود، زیرا چنین سیستمی هم از الگوهای دسترسی به حافظه و هم نیازهای تازه‌سازی DRAM آگاهی دارد. هنگامی که آدرس ردیف توسط یک شمارنده در DRAM ارائه می‌شود، سیستم از کنترل ردیفی که به‌روزرسانی می‌شود صرفنظر می‌کند و فقط دستور تازه‌سازی را ارائه می‌کند. برخی از DRAM های مدرن قادر به تجدید خود هستند. هیچ منطق خارجی برای دستور دادن به DRAM برای تازه کردن یا ارائه یک آدرس ردیف مورد نیاز نیست.

تحت برخی شرایط، حتی اگر DRAM برای چندین دقیقه رفرش نشده باشد، می توان بیشتر داده های موجود در DRAM را بازیابی کرد. [29]

زمان بندی حافظه [ ویرایش ]

مقاله اصلی: زمان‌بندی حافظه

پارامترهای زیادی برای توصیف کامل زمان بندی عملکرد DRAM مورد نیاز است. در اینجا چند نمونه برای دو درجه زمان بندی DRAM ناهمزمان، از برگه داده منتشر شده در سال 1998 آورده شده است: [30]

بنابراین، شماره نقل قول عمومی زمان دسترسی /RAS است. این زمان برای خواندن یک بیت تصادفی از یک آرایه DRAM از پیش شارژ شده است. زمان خواندن بیت های اضافی از یک صفحه باز بسیار کمتر است.

هنگامی که چنین RAM با منطق کلاک قابل دسترسی است، زمان ها به طور کلی به نزدیکترین چرخه ساعت گرد می شوند. به عنوان مثال، هنگامی که توسط یک ماشین حالت 100 مگاهرتز (یعنی یک ساعت 10 ns) قابل دسترسی است، DRAM 50 ns می تواند اولین خواندن را در پنج سیکل ساعت انجام دهد، و خواندن اضافی را در همان صفحه در هر دو سیکل ساعت انجام دهد. این به طور کلی به عنوان زمان بندی "5-2-2-2" توصیف می شد، زیرا تکرارهای چهار بار خواندن در یک صفحه معمول بود.

هنگام توصیف حافظه همزمان، زمان بندی با شمارش چرخه ساعت که با خط فاصله جدا شده اند، توصیف می شود. این اعداد نشان دهنده t CL - t RCD - t RP - t RAS در مضرب زمان چرخه ساعت DRAM هستند. توجه داشته باشید که این نیمی از نرخ انتقال داده در هنگام استفاده از سیگنال دهی با سرعت دوگانه است. زمان بندی استاندارد PC3200 JEDEC 3-4-4-8 است [ 31] با ساعت 200 مگاهرتز، در حالی که PC3200 DDR DIMM DIMM با کارایی بالا ممکن است در زمان بندی 2-2-2-5 کار کند. [32]

حداقل زمان دسترسی تصادفی از t RAC  = 50 ns به t RCD + t CL = 22.5 ns بهبود یافته است ، و حتی نوع Premium 20 ns در مقایسه با حالت معمولی (~2.22 برابر بهتر) فقط 2.5 برابر بهتر است. تأخیر CAS حتی کمتر بهبود یافته است، از t CAC = 13 ns به 10 ns. با این حال، حافظه DDR3 32 برابر پهنای باند بالاتری دارد. به دلیل خط لوله داخلی و مسیرهای داده گسترده، می تواند دو کلمه در هر 1.25 ns ( 1600  Mword/s) تولید کند ، در حالی که EDO DRAM می تواند یک کلمه در هر t PC  = 20 ns (50 Mword/s) خروجی دهد.

اختصارات زمان بندی [ ویرایش ]