کامپیوتر و ریاضی با علی رضا نقش

داده های توسعه یافته از DRAM [ ویرایش ]

یک جفت ماژول 32  مگابایتی EDO DRAM

داده های توسعه یافته DRAM (EDO DRAM) در دهه 1990 توسط Micron Technology اختراع و ثبت شد که سپس مجوز فناوری را به بسیاری از تولید کنندگان حافظه دیگر داد. [54] EDO RAM، که گاهی اوقات به عنوان DRAM فعال با حالت Hyper Page نیز شناخته می‌شود، شبیه به DRAM با حالت سریع صفحه است با این ویژگی اضافی که یک چرخه دسترسی جدید را می‌توان شروع کرد در حالی که خروجی داده‌های چرخه قبلی را فعال نگه می‌دارد. این اجازه می دهد تا مقدار معینی از همپوشانی در عملیات (لوله گذاری)، اجازه می دهد تا حدودی بهبود عملکرد. این تا 30 درصد سریعتر از FPM DRAM است، [55] که در سال 1995 زمانی که اینتل چیپست 430FX را معرفی کرد، جایگزین آن شد.با پشتیبانی از EDO DRAM. صرف نظر از افزایش عملکرد، سیم‌کارت‌های FPM و EDO می‌توانند به جای یکدیگر در بسیاری از برنامه‌ها (اما نه همه) استفاده شوند. [56] [57]

به طور دقیق، EDO DRAM خروجی داده را در لبه در حال سقوط CAS آغاز می کند، اما با افزایش مجدد CAS ، خروجی را متوقف نمی کند . خروجی را معتبر نگه می دارد (در نتیجه زمان خروجی داده را افزایش می دهد) تا زمانی که RAS از بین برود یا یک لبه سقوط CAS جدید آدرس ستون دیگری را انتخاب کند.

Single-cycle EDO این قابلیت را دارد که یک تراکنش کامل حافظه را در یک سیکل ساعت انجام دهد. در غیر این صورت، هر دسترسی متوالی به رم در همان صفحه، پس از انتخاب صفحه، به جای سه چرخه، دو چرخه ساعت طول می کشد. عملکرد و قابلیت‌های EDO فرصتی را برای کاهش افت عملکرد عظیم ناشی از کمبود حافظه نهان L2 در رایانه‌های شخصی ارزان قیمت و کالا ایجاد کرد. این برای نوت بوک ها نیز به دلیل مشکلات با ضریب فرم محدود آنها و محدودیت های عمر باتری خوب بود. علاوه بر این، برای سیستم‌هایی با حافظه نهان L2، در دسترس بودن حافظه EDO میانگین تأخیر حافظه را که توسط برنامه‌ها نسبت به پیاده‌سازی‌های قبلی FPM مشاهده می‌شد، بهبود بخشید.

DRAM تک چرخه EDO در اواخر دهه 1990 در کارت های ویدیویی بسیار محبوب شد. این بسیار کم هزینه بود، اما از نظر عملکرد تقریباً به اندازه VRAM بسیار پرهزینه تر کارآمد بود.

Burst EDO DRAM [ ویرایش ]

تکامل EDO DRAM، burst EDO DRAM (BEDO DRAM)، می‌تواند چهار آدرس حافظه را در یک انفجار، حداکثر برای ۵-۱-۱-۱ پردازش کند و سه ساعت اضافی را در حافظه EDO بهینه طراحی شده ذخیره کند. این کار با افزودن شمارنده آدرس روی تراشه برای پیگیری آدرس بعدی انجام شد. BEDO همچنین یک مرحله خط لوله اضافه کرد که اجازه می دهد چرخه دسترسی به صفحه به دو قسمت تقسیم شود. در طی عملیات خواندن حافظه، بخش اول به داده ها از آرایه حافظه به مرحله خروجی (لچ دوم) دسترسی پیدا کرد. بخش دوم گذرگاه داده را از این قفل در سطح منطقی مناسب راند. از آنجایی که داده ها از قبل در بافر خروجی هستند، زمان دسترسی سریع تری (تا 50 درصد برای بلوک های بزرگ داده) نسبت به EDO سنتی به دست می آید.

اگرچه BEDO DRAM بهینه سازی بیشتری را نسبت به EDO نشان داد، اما تا زمانی که در دسترس بود، بازار سرمایه گذاری قابل توجهی را روی DRAM سنکرون یا SDRAM انجام داده بود [1] . اگرچه BEDO RAM از برخی جهات بر SDRAM برتری داشت، فناوری دوم به سرعت BEDO را جایگزین کرد.

رم پویا سنکرون [ ویرایش ]

مقاله اصلی: حافظه با دسترسی تصادفی پویا همزمان

RAM پویا سنکرون (SDRAM) به طور قابل توجهی رابط حافظه ناهمزمان را اصلاح می کند و یک خط ساعت (و یک ساعت فعال کردن ساعت) اضافه می کند. تمام سیگنال های دیگر در لبه افزایشی ساعت دریافت می شوند.

ورودی‌های RAS و CAS دیگر به‌عنوان بارق عمل نمی‌کنند، بلکه در عوض، همراه با WE ، بخشی از یک فرمان 3 بیتی هستند که توسط یک بارق فعال-پایین، انتخاب تراشه یا CS کنترل می‌شود :

عملکرد خط OE به سیگنال "DQM" در هر بایت گسترش یافته است که ورودی داده (نوشتن) را علاوه بر خروجی داده (خواندن) کنترل می کند. این اجازه می دهد تا تراشه های DRAM پهن تر از 8 بیت باشند و در عین حال از نوشتن بایت دانه بندی پشتیبانی می کنند.

بسیاری از پارامترهای زمان بندی تحت کنترل کنترل کننده DRAM باقی می مانند. برای مثال، حداقل زمان بین فعال شدن یک ردیف و دستور خواندن یا نوشتن باید سپری شود. یک پارامتر مهم باید در خود تراشه SDRAM برنامه ریزی شود، یعنی تأخیر CAS . این تعداد چرخه های ساعتی است که برای عملیات داخلی بین دستور خواندن و اولین کلمه داده ظاهر شده در گذرگاه داده مجاز است. دستور Load mode register برای انتقال این مقدار به تراشه SDRAM استفاده می شود. سایر پارامترهای قابل تنظیم عبارتند از طول دوره های خواندن و نوشتن، یعنی تعداد کلمات منتقل شده در هر دستور خواندن یا نوشتن.

مهم ترین تغییر و دلیل اصلی که SDRAM جایگزین رم ناهمزمان کرده است، پشتیبانی از چندین بانک داخلی در داخل تراشه DRAM است. با استفاده از چند بیت «آدرس بانک» که هر فرمان را همراهی می‌کند، می‌توان بانک دوم را فعال کرد و در حالی که خواندن از بانک اول در حال انجام است شروع به خواندن داده‌ها کرد . با استفاده از بانک های متناوب، یک دستگاه SDRAM می تواند گذرگاه داده را به طور مداوم مشغول نگه دارد، به گونه ای که DRAM ناهمزمان نمی تواند.